Последовательная логика Verilog: always_ff, always_comb, защелки и проектирование конечных автома...

0:00 Обзор последовательной логики Verilog — Триггеры, защелки и блоки always 1:40 Регистры в Verilog — always_ff, тактовый сигнал с положительным фронтом и списки чувствительности 3:47 Стратегии сброса — Синхронный и асинхронный сброс (примеры кода) 6:51 Логика разрешения тактового сигнала — Как регистры удерживают состояние (сигнал разрешения) 9:50 Защелки против триггеров — always_latch и временное поведение 12:28 Блокирующие и неблокирующие присваивания — Важные правила кодирования Verilog 13:49 Комбинационная логика с always_comb — Операторы case и if 18:01 Приоритетные кодировщики и логика «неважно» — Использование casez 20:22 Конечные автоматы (FSM) — Модели Мура и Мили 24:44 Кодирование FSM в Verilog — Состояния перечислений, логика следующего состояния, выходы Эта лекция формирует полное понимание последовательной логики на Verilog и SystemVerilog, уделяя особое внимание чистому, синтезируемому стилю кодирования для реального проектирования цифровых и СБИС-систем. Если вы уже знакомы с базовым комбинационным Verilog, это видео покажет, как моделировать элементы хранения, регистры, защелки и конечные автоматы так, как это делают профессиональные RTL-разработчики. Темы, рассматриваемые в этой лекции: • Роль последовательной логики в цифровых системах • Использование always_ff для триггеров и синхронной логики • Моделирование регистров с поведением сброса, разрешения и тактирования • Разница между синхронным и асинхронным сбросом • Блокирующие и неблокирующие присваивания и когда использовать каждое из них • Правила использования always_comb и always_latch • Написание чистой комбинационной логики с использованием if, case, casez • Приоритетные кодировщики, декодеры и семисегментные декодеры • Правильное моделирование защелок и предотвращение непреднамеренного вывода защелок • Введение в проектирование конечных автоматов (FSM) • Создание примера конечного автомата с делением на три • Использование перечислений для читаемых имен состояний • Разделение логики следующего состояния и логики выхода После завершения этой лекции вы сможете: • Писать синтезируемую последовательную логику с использованием современных конструкций SystemVerilog • Понимать, как аппаратные регистры и защелки отображаются в вашем RTL-коде • Избегать распространенных ошибок с блокирующими и неблокирующими назначениями • Реализация надежных, читаемых конечных автоматов, подходящих для процессов ASIC и FPGA Эта лекция идеально подходит для студентов, изучающих цифровое проектирование, компьютерную архитектуру, проектирование СБИС и разработку FPGA, а также для инженеров, повторяющих основы языков описания аппаратуры для подготовки к собеседованиям.